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FPGA verilog debug

案件編號 TK26070623CMCW56 ・2026/07/07 更新

  • 預算金額

    $25,000

  • 執行地點

    可遠端

  • 期望完成日

    2026/07/12

  • 接案身份

    不限

  • 需求說明

    FPGA已將演算法寫好，為了要輸出結果，目前已將演算法合併設計好的乙太網路模組，要跟PC交流，由PC傳送數據給FPGA，經FPGA計算後要傳回電腦，但目前數據可以傳進去但是FPGA不會傳數據回來，須解決此問題

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